אני ממש לא מבין אותכם, לזה אתם קוראים ביצועים מעולים

המעבד הזה רק מוכיח את התאוריה שלי, והיא כל עוד אינטל לא תעבור מ-FSB ל- CSI המקביל לטכנולוגית ccHT של AMD,

הם תקועים עם מעבד מרובע ללא יכולת התרוממות ביצועים, כי תעשו חשבון פשוט 1333 fsb לחלק ל-4 ליבות?

מה קיבלתם...333 fsb לכל ליבה, וזה צואר בקבוק אדיר! שלא נדבר על 1066/4 יוצא 266 fsb לכל ליבה

עכשיו תתארו לכם את המעבד הקוואד של AMD החדש, 4 ליבות מחוברות ב-ccHT בבאס החדש H.T3 עכשיו אתם מבינים את ההבדל!

המעבד של AMD לדעתי יהיה לפחות ב- 60% יותר מהיר מקינספילד של אינטל.

זאת הסיבה שלאינטל אין שרתי 4p ומעלה.

לאינטל יש שרתי 4p ומעלה. פשוט לא מבוססות על ארכיטקטורת קונרו... בנתיים.

לאינטל יש שרתי 4p ומעלה. פשוט לא מבוססות על ארכיטקטורת קונרו... בנתיים.

אתה שולף מהקבר את האיטניום :s05:

אורי

אתה שוכח שמדובר על שני Conroeים

ככה שלמעשה מדובר בעיקרון על FSB 1333 שמחולק לשתי ליבות

אכפת לך להסביר מה ההבדל?

הרי הרוחב פס הכולל לשני המעבדים (ל-4 הליבות) הוא 1333 FSB. אז, לכל ליבה (בממוצע) יש רוחב פס מקסימלי שמתאים ל FSB 333. לא הצלחתי להבין את ההיגיון...

אכפת לך להסביר מה ההבדל?

הרי הרוחב פס הכולל לשני המעבדים (ל-4 הליבות) הוא 1333 FSB. אז, לכל ליבה (בממוצע) יש רוחב פס מקסימלי שמתאים ל FSB 333. לא הצלחתי להבין את ההיגיון...

הליבות מתחלקות באותו באס, 1333/4 הבנת נכון, במקום שכל ליבה תתפקד ב- 1066 או 1333 היא מתפקדת ב- 333 או 266,

וזה רע מאוד! חתיכת צואר בקבוק.

בקיצור, כך אוטו ספורט ותיסע בסמטאות של עזה.

אמרת שלקונרו יהיה צוואר בקבוק עם ה FSB, עובדה לא היה לו.

למה שלקנטפילד יהיה אם אנחנו רואים את ההפך?

אמרת שלקונרו יהיה צוואר בקבוק עם ה FSB, עובדה לא היה לו.

למה שלקנטפילד יהיה אם אנחנו רואים את ההפך?

אם לקונרו לא היה צוואר בקבוק, אז ה-e6300 היה מהיר יותר מ-fx בסביבות 30%.

ואיך אתה רואה להיפך? שברוב המבחנים הוא יותר מהיר בכמה אחוזים בודדים, ובחלק מהבנצ'ים הוא אפילו איטי יותר.

אתה מדבר שטויות, אין מעבד חדיש אחד בשוק שלא פועל תחת צוואר בקבוק.

עצם העובדה שהתדר האפקטיבי מוכפל מונע אפשרות של העברת נתונים מלאה.

כל עוד אינטל לא תעבור מ-FSB ל- CSI

רוב פרויקט ה-CSI נפל ונסגר. אבל אל תגיד שאני סיפרתי לך על זה. ששששש

אתה שולף מהקבר את האיטניום :s05:

לא הוא שולף מחדשות האתר את ה-TULSA:

http://hwzone.co.il/news/1157411979/21606/

תקרא, אולי תראה משהו חדש

---

אכן מעבד!

איפה איתי כשאני צריך לדבר איתו על המעבד הבא שלי, איתיייייייייייייי

רוב פרויקט ה-CSI נפל ונסגר. אבל אל תגיד שאני סיפרתי לך על זה. ששששש

וואו... אתה בטוח! אם אינטל לא תעשה דבר בנדון, אז...

http://www.tomshardware.com/2006/09/10/four_cores_on_the_rampage/page10.html

לא ראיתי הרבה זמן כאלה הבדלים בין מעבדים,

HaimTS

אכפת לך להסביר מה ההבדל?

הרי הרוחב פס הכולל לשני המעבדים (ל-4 הליבות) הוא 1333 FSB. אז, לכל ליבה (בממוצע) יש רוחב פס מקסימלי שמתאים ל FSB 333. לא הצלחתי להבין את ההיגיון...

ב-C2D הנוכחיים (Conroe, Allendale תבחר מה בא לך), התקשורת דרך הליבות לא מתבצעת דרך הגשר הצפוני (כמו שהיה ב-Pentium D) אלא בתוך המעבד עצמו

עכשיו ה-Kentsfield הוא הדבקה של שתי ליבות Conroe (בדומה להדבקה של שתי ליבות Prescott/Cedar Mill לקבל Pentium D עם ליבות SmithField או Presler בהתאמה)

התקשורת בין ליבה 1 ו-2 (שהיו קודם לכן Conroe אחד) מתבצע ביניהם ישירות, התקשורת בין ליבה 3 ו-4 כנ"ל

התקשורת ביניהם (1 ל-3/4 ו-2 ל-3/4 וכו') מתבצע דרך הגשר הצפוני.

בעברית קוראים לזה שה-FSB לא מתחלק בין 4 ליבות אלא בין 2.

התקשורת בין ליבות קרובות לא עובר דרך הגשר הצפוני ולכן גם לא עובר דרך ה-FSB.

הליבות מתחלקות באותו באס, 1333/4 הבנת נכון, במקום שכל ליבה תתפקד ב- 1066 או 1333 היא מתפקדת ב- 333 או 266,

וזה רע מאוד! חתיכת צואר בקבוק.

בקיצור, כך אוטו ספורט ותיסע בסמטאות של עזה.

אפילו לא ראית סכמה של Kentsfield אה?

אני מדבר על סכמת מלבנים

בעברית קוראים לזה שה-FSB לא מתחלק בין 4 ליבות אלא בין 2.

התקשורת בין ליבות קרובות לא עובר דרך הגשר הצפוני ולכן גם לא עובר דרך ה-FSB.

ליאור, אפשר לראות בברור בסקיצה, שהבאס מתחלק בניהם, ומה זה משנה הרבה, יש פה צוואר בקבוק בכל מקרה,

בסופו של דבר כל 4 הליבות חייבות להזרים נתונים דרך הבאס לגשר הצפוני.

בקשר לתקשורת בין הליבות עצמם, לא נראה לי אפשרי כי אינטל עדיין לא יישמה את טכנולוגית ה-XBAR שמאפשר מיתוג נתונים בין הליבות עצמם,

ומה אם IMC ? בשביל לאפשר זאת.

לכל מי שמעוניין להבין את הנושא לעומק, כדאי שיקרא את הציטוט הזה.

"An AMD CPU consists of two major functional parts: execution and communication. AMD CPUs have circuits for Core-Core communications (XBAR), Processor-Processor communications (ccHT), Processor-I/O communications (HT) and Processor-Memory communications (IMC). The communication channels are dedicated and separate from each other. Also, since these communication circuits run at CPU's clockspeed, they have very high performance and consume little power. The communication circuits are also very intelligent, for instance, ccHT establishes a single physical memory space from multiple memory banks controlled by different CPUs.

Intel CPUs have none of the above. In Intel architecture, all communications happen on an external shared bus controlled by an external chipset manufactured on 130nm process. The fastest future Intel bus has a bandwidth of 10.6GB/s, less than the bandwidth required for DDR2 800MHZ(12.8GB/s). If you add a couple of GbEs and SATAII drives to an Intel system, you are jamming the bus. When you add more Intel cores, you are choking the bus. An Intel quadcore system will be like an IBM XT connected to a 2400baud modem."

[attachment deleted by admin]

ה-FSB בתור לינק לרכיבים אכן מתחלק בין הליבות, אבל מה הנקודה שלך? בהנחה שלא השתנו ממש הרכיבים מסביב גם התעבורה לא תגדל משמעותית

urib,

למרות שההסבר שלך נכון תיאורטית, כנראה שבישומים קיימים לא מגיעים לגבול ניצול ה FSB של Intel.

מהתוצאות של המבחן המדובר ניתן לראות שמעבד במהירות ליבה זהה עם 1066 ו 1333 FSB נותן אותם ביצועים. כלומר אין יתרון להגברת מהירות ה FSB בתצורה ובמבחנים הנוכחיים.

ה-FSB בתור לינק לרכיבים אכן מתחלק בין הליבות, אבל מה הנקודה שלך? בהנחה שלא השתנו ממש הרכיבים מסביב גם התעבורה לא תגדל משמעותית

הנקודה שלי, שאינטל צריכה מהר מאוד למצוא פתרון לבעיה הזאת, אולי אפילו להחזיר את הפרויקט הגנוז CSI,

אחרת היא תמצא את עצמה מחוץ למרוץ.

כמובן שהייתי רוצה לראות מעבד קוואד אמיתי, 4 ליבות על פיסת dye אחת עם קרוס-אובר בניהם.

ןלא איכפת לי מי מהמתחרות תהיה הראשונה, אינטל או AMD, אבל תנו לנו מעבד קוואד אמיתי, ולא ליבות מודבקות בדבק.