נגיד שאני מגדיר בביוס שה agp יפעל במהירות x8 אני בעצם פונה לבקר שלו ו"אומר" לו שידאג להעביר את הנתונים במהירות הזאת?

והביוס פונה לבקר או לציפסט?

הבקר נמצא בצ'יפסט, הצ'יפסט הוא אוסף של עשרות בקרים שונים (CPU BUS, MEM BUS, IDE, PCI, AGP, USB, I/O וכו').

הביוס לא פונה לבקר אלא כאשר הבקר מאותחל הוא פשוט מסתכל בקונפיגורציה ופועל בהתאם.

הביוס פשוט רושם הערות באיזור שנקרא ה CMOS שמגדירות לבקרים את האפשרויות האופציונליות שלהם.

יש שם פשוט רשימה ארוכה של אפשרויות (כל אופציה שאתה יכול לכוון בביוס ממופה לרגיסטר ב CMOS שמייצג את הבחירה שלך והרשימה הזו נקראת בכל פעם שאתה מדליק את המחשב).

רגע אבל בקרים הם לוחות (או חלק מלוח האם) הם בגודל של כרטיס קול אז איך הם נמצאים בתוך שבב יחסית קטן של הציפסט?

מה פתאום בגודל של כרטיס.

בגשר הצפוני יש לך :

Memory controller

AGP controller

CPU BUS

o/b VGA if exists

בגשר הדרומי:

PCI controller

USB conroller

FireWire controller if built-in

Sound

LAN logic if built-in

RAID if built-in

וכו' וכו'

הדברים היחידים שלא בצ'יפסט הם צ'יפים נפרדים שייצרני הלוחות מוסיפים כאשר משהו לא קיים בצ'יפסט (בקרי RAID נוספים, כרטיסי רשת נוספים, CODEC לכ.קול, PHY לכ.רשת ...) כל הדברים האלו הם צ'יפים בודדים שאשר לראות על הלוח.

רגע אבל איך הבקר של ה usb נמצא בציפסט הוא בגודל של כרטיס תסתכל באתר קיי אס פי לדוגמה

כל הכרטיס הזה מכיל צ'יפ אחד וכל השאר זה סתם קשור לאספקת המתח, כשיש לך משהו מובנה בלוח הוא מקבל מתח יחד עם כל הצ'יפסט.

יש מעגל אחד שמספק את המתח לצ'יפסט ומזין את כל מה שבתוכו.

סיבה שניה לגודל של הכרטיסים היא שהם צריכים להגיע עד סוף הסלוט PCI.

כל הגודל הזה של הצ'יפ USB שאתה רואה על הכרטיס נובע ממגבלות פיזיות, אי אפשר לייצר צ'יפ מתחת לגודל מסויים בגלל כל הפינים שלו.

צ'פ עם 100 פינים לא תופס רבע מהשטח של צ'יפ עם 400 פינים, הוא תופס הרבה יותר.

לגשר דרומי ממוצע בימינו יש מעל 500 פינים, לגשר צפוני יש מעל 1000.

העלית נקודה מעניינת בשאלה "איך זה נכנס שם".

מה שקורה הוא שככל שרכיב מערכת (למשל, LAN, RAID, או USB) פופולרי יותר, יותר שווה לתכנן ASIC ייעודי (כלומר, שבב מיוחד)

בשביל שיממש את התפקוד שלו, ופחות כדאי לממש אותו עם כמה שבבים קיימים. ASIC, לידע הכללי, זה קיצור של Application Specific Integrated Circuit, כלומר

מעגל משולב (צ'יפ, בלשון העם) למטרה כלשהי.

העניין הוא שלתכנן ולייצר ASIC כזה זה סיפור יקר, לפעמים יקר מאוד (מיליוני דולרים), אך לייצר כמויות גדולות ממנו זה כבר זול משמעותי מאשר לקנות רכיבי מדף קיימים.

עם הזמן, תהליכי הייצור נעשו זולים ויעילים (מה שאיפשר יותר טרנזיסטורים בצ'יפ מסויים), יותר, מארזי הצ'יפים השתכללו (מה שאיפשר יותר רגליים בצ'יפ, חיוני בדברים

כמו הSouthbridge שמכילים מספר עצום של פונקציות), והצ'יפים נעשו פופולריים יותר (מספר המחשבים שנמכרים כל שנה עלה, למשל). זה עשה את פיתוח

הצ'יפים המורכבים, כמו הSouthbridge, לכדאי מאוד כלכלית. תחשוב כמה היה עולה לAsus לקנות שבב נפרד לכל פונקציה בלוח, כפי שהיה פעם.

אז זה ההסבר בנוגע ל"איך-יש-לי-כרטיס-רשת-עם-צ'יפ-אחד-עליו-וזהו". Ethernet, למשל, נהיה פופולרי, וחברות כמו Realtek, 3Com וכו' הוציאו ASIC-ים (צ'יפים) שגומרים

את הסיפור בצ'יפ אחד, פחות או יותר. זה הופך את החיים למאוד זולים ליצרן כרטיסי הרשת, שכבר לא צריך להתעסק עם מספר רכיבים וכרטיס גדול, או ליצרן הלוחות,

ששילב צ'יפ בודד בלוח, או טוב יותר - קנה Ethernet בנוי לתוך הSouthbridge, במחיר אפסי.

עכשיו, לגבי הNorthbridge, Southbridge: ברגע שיש את התכנון של הASIC לרכיב מסויים, למשל USB, זה לא מסובך יחסית לשלב אותו עם דברים נוספים

על אותו צ'יפ. הכל תלוי, כמובן, בכמות הטרנזיסטורים שCore של רכיב מסויים (הUSB במקרה הזה) לוקח, לעומת כמה טרנזיסטורים פנויים בצ'יפ.

ככל שתהליך הייצור של הצ'יפ "המארח" (כלומר, זה שמכיל את הCores השונים, במקרה הזה הSouthbridge) מתקדם יותר (למשל 0.13 ננומטר), אפשר להכניס

יותר שערים ובעקבות זה, יותר פונקציונליות.

עוד דבר הוא, שלרוב הליבה של הצ'יפ, פרוסת הסיליקון, קטנה משמעותית מגודל הצ'יפ עצמו. אפשר לראות את זה במעבדים, למשל.

הדבר נובע מכלמיני סיבות, למשל מספר הרגליים של הצ'יפ (ככל שיש לו יותר רגליים, הצ'יפ יהיה יותר גדול). כך שגודל הצ'יפ שאתה רואה מבחוץ מטעה - במציאות, יכולה להיות

בפנים ליבה קטנטנה. לאן אני חותר? שבאופן מאוד מאוד מופשט ופשטני, אם תיקח שני צ'יפים זהים, יתכן שהיית יכול לשלב את הפונקציונליות של שניהם על אותו הצ'יפ.

ניחשתם נכון, משעמם לי נורא  :'(