הדלפה מעניינת מספרת לנו, שחלון הזמנים להשקת המוצר הם לכל המוקדם סוף 2021, ויותר סביר במחצית הראשונה של 2022.

הכל על בסיס הערכתה של AMD, שעד אז היצור בליטוגרפיה החדשה 5nm תהיה זמינה כבר לטובת הנושא (TSMC או סמסונג).

מדובר בסוקט חדש AM5 שהוא קצת יותר גדול מהסוקט הנוכחי AM4 על מנת לאפשר יותר שטח נדלני לשבבים.

מדובר בעדכון לארכיטקטורה של Zen3, שתוסיף (כנראה) תמיכה ב- PCI-E דור 5, ובזכרונות DDR מדור 5 במהירויות 5200mhz ומעלה.

AMD מעבירה את ליבת הנהול המרכזית (שהיא ה- IO) שהיום מבוצעת בריזן 3000 באמצעות ליטוגפריה בגודל 14nm,

להיות מיוצרת גם היא ב- 5nm כמו ה- chilets עצמן, ובכך להקטין אותה לחצי הגודל, ולפנות עוד שטח על ה- substrate לטובת

יותר chiplets שיוכלו להכנס בה. שילוב הקטנתה של הליטוגרפיה כמו גם המעבר לסוקט מעט גדול יותר, יאפשרו להכניס עד 4 chipelts

פר מעבד (פר סוקט) וזה יראה משהו בדומה לאילוסטרציה שמטה. בהנחה שכמות הליבות פר מודול CCX עומדת על 8 ליבות, אנו מדברים

פה על עד 32 ליבות (64 threads) פר מעבר בסגמנט ה- mainstream שזו עליה נאה ומבורכת.

במצב דברים שכזה, עולה השאלה הבלתי נמנעת, מה יהיה המעבד הכי קטן/זול/בסיסי בליין המוצרים ?

הערכה הגיונית אחת היא שלא פחות מ- 8 ליבות. 

 

Zen4 - Socket AM5 illustration

 

מידע מרתק ודי דרמטי נצפה ברשת, שאני נרגש להביא לנו אותו.

 

יש מצב שבאחד מדורות ריזן הקרובים, כנראה Zen4 (או Zen5), חברת AMD הולכת להוסיף למעבדי ריזן

cache level 4 באמצעות תוספת של זכרון HBM. הרעיון הוא כנראה לשדך למעבד בין 4 ל- 8GB נפח שישמשו

לטובת cache level 4 ברוחב פס של חצי עד 1 טרהבייט לשניה.

 

מה זה אומר לנו ?

זה אומר, נגיד שיש 4-8GB, כך שיישום שלם כמו שהוא as is הולך להכנס כל כולו לתוך הנפח זכרון מטמון הזה.

זה אומר, שבמקום שהמעבד יעבוד מול ה- RAM בקצבים של 30-50mb לשניה ו- latency של 60-80ns,

הוא יעבוד בקצבים של 512-1024mb לשניה וב- latency שאינו עולה על 10ns.

 

הדבר יבטל צוואר בקבוק שמאד מפריע כיום ב- IO מול ה- RAM, בהכפילו את רוחב הפס פי 10 עד 20 כמו גם

בחיתוך משמעותי של ה- latency בזכות קירובו של הזכרון מטמון אל המעבד. הדבר ישפר דרמטית את היכולת להזין

את ליבות המעבד ללא המתנות, במיוחד חשוב הדבר במרובי ליבות (8 ומעלה) שכיום ה- RAM כבר קטן עליהם

בקצבים שלו, ובעטיו לשפר את ביצועי המעבד משמעותית. משחקים למשל מאד ירוויחו מכך.

 

הערכה מאד גסה וכוללנית היא שהתוספת עלות למחירו של המעבד היא משהו "מסדר גודל" של כ- 100$, והיא תהיה

הכרחית במעבדים הבאים בהמשך הדרך נרצה או לא, במיוחד עם 16 ו- 32 ליבות, כאשר ה- RAM כבר חנוק לחלוטין

ואינו מסוגל לשרת את כולן מבלי לייצר עכובים משמעותיים והפעלת ליבות רבות על סרק רק בהמתנה ל- IO.

 

עבור המעבדים החזקים שנמכרים ללקוח מעל 300$, בטח מעל 600$, הרעיון הזה בהחלט אפשרי ומתכנס לערכים כלכליים.

יתכן שבהתחלה יישמו רק במעבדים הגדולים יותר socket TR4 כמו מעבדי epyc ומעבדי threadripper, ושלב לאחר מכן

כשהעלות תרד, גם במעבדי mainstream.

 

אילוסטרציה של הקונספט:

 

 

אגב הדבר כבר נוסה בעבר על ידי אינטל והוא אינו רעיון חדש.

אך נזנח בשל מחיר מאד גבוה מחד, משולב במעבדים חלשים מדי מאידח בשעתו,  אשר לא ממש יכלו למקסם את

הפוטנציאל של זכרון כה מהיר בתור cache. לא היו במעבדים הללו אז מספיק ליבות רעבות שדרשו הרבה אוכל

ליחידת זמן כמו היום. כיום עם ריבוי הליבות שאנו מקבלים, 16 ליבות כבר ב- mainstream ועם פזילה ל- 32 אוטוטו,

כן ישנו הרעב הנחוץ ל- cache level 4.

 

 

Core i7-5775C, the second smaller die contains 128MB eDRAM acting as L4 cache