אני כותב מזה שנים ב-VHDL בפרוייקטים שרובם המכריע מיועד בשלב הפיתוח ל-FPGA ובסופו של דבר ל-ASIC (לרוב באמצעות כלים של synopsis). הסימולציה נערכת באמצעות ModelSim, לעיתים בשילוב עם C כמערכת יחוס ואלגוריתמיקה.

לאחר שנתקלנו יותר ויותר בשותפים עסקיים שלא מעוניינים לעבוד עם VHDL אנו שוקלים לעבור ל-VERILOG בפרוייקט הקרב ובא.

הייתי מאוד שמח להתייעץ עם מישהו שמכיר לעומק את שתי השפות האלה ויודע לומר לי פחות או יותר מה היתרונות והחסרונות של השפות אחד ביחס לשניה וביחס לישומים שלי: המועמדות הן:

1. להישאר עם VHDL - כי מכירים והיא גמישה וחזקה מאוד למי שיודע מה הוא עושה.

2. ללכת על VERILOG 95 המיושנת והמוגבלת שמצד שני הבנתי שהיא האמינה ביותר בסינטזה והמהירה ביותר בסימולציות מאותה סיבה.

3. ללכת על VERILOG 2001 שאמורה להיות די מקבילה ל-VHDL אך עדיין עם היתרונות של קודמתה. היא ככל הנראה המקובלת ביותר כיום

4. להתקדם ל-SystemVerilog שלמיטב הבנתי היא פשוט הרחבה של 2001 ומכוונת יותר לוריפיקציה מאשר לסינטזה.

5. אולי SystemC? מאוד גמישה ן-high level אבל הבנתי שכלל לא מומלצת לסינטזה ועדיין בחיתוליה.

אשמח לכל עצה מבעלי ניסיון,

גונן.

מישהו?

אולי זה שייך לפה בכלל?

http://hwzone.co.il/community/index.php?topic=482596

מצורפת השוואה שמצאתי בין השפות, למרות שהיא לא מתייחסת ישירות למה ששאלתי מבחינת יעילות השפה בהקשר של זמני סימולציה, זמני סינטזה, מהימנות התוצאה ותוצאות AREA של הסינטזה.

[attachment deleted by admin]

lol

שיחה די חד צדדית

כבר לא....

מה לעשות - זה לא נושא פופולרי במיוחד ככל הנראה.

אני חושב שפורום בעברית זה לא המקום.

אני כותב ב VHDL בשנתיים האחרונות בערך. ומעולם לא הטרדתי את עצמי בשאלות כאלו.

יותר בכיוון XILINX VS ALTERA.

אגב אני משתחרר בעוד 166 יום ככה, אתם צריכים עובדים?

cאנגלית כבר חפרתי בלי סוף אבל מניסיוני יש כאן מומחים די רציניים ברוב התחומים.

עוד 166 יום מי יודע מה יהיה... אני זוכר שב-1999 היינו 13 עובדים, מתוכם 6 סטודנטים ו-5 חיילים בשירות חובה/קבע (רובם עתודאים).

תנסה תוכנות חופשיות ל verilog אם אתה יכול למצוא, גם לא כאלה של production, ותאסוף קצת ניסיון עצמי כדיי להחליט אם לעשות את המעבר, וכדיי שיהיה לך כבר ניסיון מוכן אחריי המעבר

יש לי MODELSIM כך שאין לי בעיה לסמלץ VERLILOG ועשיתי זאת לא פעם - אבל לא על קוד שלי.

אני אישית עובד עם VHDL..

אני לא מכיר את הוורילוג אבל זה נשמע יותר מסובך... (אולי יותר טוב.)

בVHDL זה יותר לכתוב כמו תוכי הכל... וזה פשוט עובד.... אב לזה הרבה לכתוב...

תראה, מה שאני מכיר שבעיקרון משתמשים בשוק יותר בVERILOG, מהסיבה שהיא יותר פשוטה דווקא מVHDL.

גם יוצא שכותבים פחות שורות קוד. בVHDL יותר טוב בסופו של דבר לתכנן מערכות גדולות, עם הרבה מרכיבים. לרוב המימוש יותר טוב. אבל זה גם תלוי בכלי סינתזה וכו' וכו'. לצערי לא מכיר סינפטיק.

בVERILOG לעומת זאת קל יותר לכתוב TESTBENCH, למשל. גם יותר נחמד לכתוב מודולים "קטנים" בVERILOG.

בקיצור לפי דעתי ההבדלים זניחים!!! באמת, השיקול צריך להיות נטו עסקי פה. למהנדסים שלכם יותר פשוט להישאר בסביבה מוכרת, אז אם באמת מבחינה עסקית אין אפשרות להישאר עם VHDL, תעברו לורילוג, אבל מה שבטוח שלא תפסידו או תרויחו הרבה. סה"כ שתי השפות דומות, לשתי השפות יש תמיכה, ולפי דעתי חשוב לדעת את שתיהן רק בגלל עבודה עם אינטלקטואל פרופרטיס שעלולים להיות כתובים או בVHDL או בורילוג ויהיה נוח להבין את שתי השפות.

תקדיש משאבים למחקר קצר בורילוג, שנגיד אחד החבר'ה שלכם ילמד קצת את השפה, ואז תדע הכי טוב.

^

עברה כבר חצי שנה כמעט מאז ששאלתי, אבל תודה (אני רואה שהקפצת כל דיון על VHDL בלי קשר ממתי הוא).

האמת היא שההבדלים בין VHDL ל-VERILOG הם הרבה יותר גדולים ממה שציינת ואכן עשיתי עבודת מחקר השוואתית לא קטנה כולל התייעצות עם כמה וכמה מפתחים מאוד מנוסים בשתי השפות וגם למגוון שימושים (ASIC, FPGA, TB וכדומה).

בסוף החלטנו להישאר עם VHDL משלל סיבות - אולי אעלה בהמשך את סיכום המחקר ההשוואתי שעשינו.

צירפתי להודעה מסמך השוואתי מאוד מעניין ומקיף.

[attachment deleted by admin]

אכן אכן אני איש VHDL והופתעתי שיש כאן תרדים בנושא ולא הייתה לי בעיה לעשות לחלקם החייאה

אשמח לקרוא את המחקר

תודה.