16MB קאש L3 בקסאונים

[lmlm]

http://www.dailytech.com/article.aspx?newsid=2564

הם יצאו ברבעון האחרון.

[hd500]

||||||||||||||

[aleXtazi]

:o :o :o :o :o :o :o :o

[בייגל טוסט]

זה לא וודקרסט

[lmlm]

בייגל טוסט ,צודק

תיקנתי.

[-R-E-L-]

מה זה לעזאזל L3 חשבתי שיש L1 ו-2

[AsD[eyal]]

זה מטורף אבל זה באמת שימושי????? איזה שרת צריך כל כך הרבה קאש

[LiorP23]

L3 זה זכרון איטי יותר מה-L2 (אך יותר מהיר מהזכרון הראשי)

וגדול יותר מה-L2

[BUNG]

ולאיטניום בדוק הבא יהיה 32MB L3 ובקר זכירון מובנה.

[omrij]

גם עם 16 מגה הוא בטח לא יגיע לביצועים של אופטרון

Tulsa is the last of Intel's Netburst lineup

תודה לאל

[MoRtZkInG]

עצוב לי, אני כותב (בעברית) ואף אחד לא זוכר :'(

דווקא בשוק מעבדי ה-MP (מעבדים לשרתים גדולים הכוללים כמה מעבדים על כל לוח אם), לא תשיק אינטל מעבדים המבוססים על הארכיטקטורה החדשה, אלא תישאר דווקא עם הארכיטקטורה הישנה. הסיבה אינה נעוצה בארכיטקטורת המעבד, אלא דווקא במבנה הבאס של אינטל אשר יוצר צוואר בקבוק כאשר מחברים אליו עוד ועוד מעבדים (בניגוד לבאס ה-HTT של מעבדי AMD). הפתרון של אינטל לבעיה זו הוא מעבד ה-MP המבוסס על שתי ליבות Tulsa. כל ליבה כזו כוללת אמנם רק 1MB של זיכרון L2, אך על המעבד נמצא גם זיכרון L3 משותף בגודל 16MB (!). זאת, יחד עם טכנולוגיות חיזוי של אינטל המנסות להביא לזיכרון המטמון מידע אשר לדעתן המעבד יזדקק לו, יאפשר למעבד לפנות כמה שפחות לבאס המשותף, ולהוריד את ה"פקקים" מעליו.

מקור:

http://hwzone.co.il/articles/intel_amd_roadmap/5/

מדצמבר 2005...

זה מעבד שמבוסס על ה-Pentium 4 ולא על Core (כמו הוודקראסט).

שמענו עליו לא מעט ב-IDF שהיה בארץ.

[DoronRajwan]

במערכת מרובת מעבדים, כלומר מס' מעבדים ולא מס' cores על אותו מעבד, רצוי מאוד שתהיה עוד רמת cache. אחרת, כל סינכרון בין המעבדים מתבצע ממש מעל ה-DRAM, ולכן איטי ביותר.

[The-Fox]

link=topic=184183.msg1593166#msg1593166 date=1148903006]

זה מטורף אבל זה באמת שימושי????? איזה שרת צריך כל כך הרבה קאש

השבוע הייתי בתערוכה של IBM (המסעית השחורה), יש להם שרת מבוסס 4 זיאונים, הם הוסיפו L4 (זה לוח מיוחד שלהם עם צ'יפסט שלהם).. כן כן.

זה 64 MB של זיכרון יעודי (בתאכלס DDR 400 ממה שהבנתי) שנועד להכיל את הסינכרון בין המעבדים ובדיוק בגלל בעיית הבאס של אינטל שהזכירו כאן(יותר מידי זמן של עבודה על הבאס), הפתרון הזה אמור לחסוך פעולות כפולות והוא בעצם מוודא שבזמן שמעבד מסויים רוצה לקרוא/לכתוב מכתובת/לכתובת מסויימת, אין מעבד אחר שעושה את זה, וגם אם מעבד X מבקש מידע ספציפי מהזכרון, ולמעבד Y יש אותו, אז הוא דואג להעביר את המידע ביניהם ולא מהזכרון עצמו.

חמוד משהו.

זה למה צריך את זה, כמו שכבר דורון אמר, אחרת הסינכרון מתבצע על ה RAM או על הווריאציות שלו, כמו ה L4 הזה של IBM.